# AI半導体の供給不足を読む CoWoSとHBMのどこが詰まるか

- 媒体: 知能圏（CHINOUKEN）
- 公開日: 2026-08-20
- カテゴリー: 計算基盤・半導体
- タグ: 先端パッケージ、HBM、半導体
- 想定読了時間: 約17分
- 調査基準日: 2026年8月20日
- 出典: 10件（末尾の「参照リンク」に番号順で記載）
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AI半導体は、ロジックだけ増やしても出荷できません。HBM、接続部、基板、組み立て、検査のうち最も細い工程が供給量を決めます。2.5Dと3Dの違いから、増産発表を工程別に読む方法まで整理します。

![ロジックチップレット、HBM、インターポーザー、パッケージ基板、冷却部材が積層され、検査工程を経て一つのシステムになる先端半導体パッケージの抽象図](https://www.chinouken.com/images/articles/advanced-packaging-bottleneck/hero.png)

*先端パッケージは容器ではなく、複数のダイとメモリを接続し、電力と熱まで成立させる小さなシステムです。*

## 供給量は最も細い工程で決まる

AIアクセラレーターのパッケージは、複数の部品を近距離でつなぎ、電力を届け、熱を逃がし、良品かどうかを検査できる状態へまとめる小さなコンピューターシステムです。完成したチップを守る外箱という役割は、全体の一部にすぎません。

供給網を読むときは、次の点を分けて考えます。

- 完成品は最も細い工程で止まります。ロジック、HBM、接続部、基板、組み立て、検査の一つだけを増やしても、出荷数は同じ比率で増えません。
- 供給制約は解消せず移動します。一つの工程に余裕ができると、次に余裕の小さい工程が上限になります。
- HBMは独立した供給網です。世代名が同じでも、積層数、速度、熱特性、顧客認定が違えば代替できません。
- 増産発表は工程別に読みます。技術開発、認定、量産準備、商用出荷は、それぞれ違う段階です。

TSMCは前工程と後工程を統合する基盤を3DFabricと呼び、CoWoSやSoICをその構成技術として説明しています。[1][2][3] IntelもEMIBとFoveros Direct 3Dを組み合わせ、異なる機能や製造工程のダイを一つへ統合しています。[6]

チップレット化は、演算、入出力、メモリを適した製造工程で作り、後から組み合わせる設計手法です。その代わり、難しさの一部が次の工程へ移ります。

- ダイ同士をつなぐ接続仕様
- 組み立て前と途中の検査
- 電力供給と放熱
- 大型化した基板とインターポーザーの反り
- 複数工程を通した最終歩留まり

![ロジック、HBM、接続部、基板、組み立て、最終検査の能力を並べ、HBMを増強した後は最終検査が次の供給制約になる例](https://www.chinouken.com/images/articles/advanced-packaging-bottleneck/figure-bottleneck-shift.png)

*一つの工程を増強しても、完成品の上限は次に余裕の小さい工程へ移ります。供給制約は消えるのではなく、場所が変わります。*

## 2.5Dと3Dは配置が違う

2.5Dでは、ロジックダイと複数のHBM積層を、インターポーザーまたは局所ブリッジの上へ横に置きます。広い面へ細い配線を引けるため、HBMとの大きな帯域を作りやすい方式です。一方で、パッケージ面積、反り、組立装置、検査が制約になります。

3Dではダイを縦に積み、接続距離と占有面積を減らします。TSMC SoICとIntel Foveros Direct 3Dは、高密度な接合を使う技術です。IntelはFoveros Direct 3Dを、10マイクロメートル未満の接続間隔で銅同士を直接つなぐハイブリッドボンディングと説明しています。[4][7]

| 方式 | 主な配置 | 得やすい利点 | 主な難所 |
| --- | --- | --- | --- |
| 2.5D | インターポーザーやブリッジ上へ横置き | HBMとの広い接続 | 面積、反り、組み立て、検査 |
| 3D | ダイを縦に積層 | 短い接続、高い密度 | 接合、熱、積層後の検査 |

TSMCのCoWoS-Sはシリコン製インターポーザーを使い、現行説明では最大約3.3倍レチクル面積です。さらに大きい構成向けに、再配線層を使うCoWoS-Rと、局所シリコン接続を埋め込むCoWoS-Lがあります。[2]

| CoWoS | 接続面の作り方 | 読むときの焦点 |
| --- | --- | --- |
| S | シリコン製インターポーザー | 面積と製造能力 |
| R | 再配線層のインターポーザー | 大型化と配線設計 |
| L | 再配線層と局所シリコン接続 | 大型化と局所的な高密度接続 |

TSMCの2025年年次報告は、5.5倍レチクル面積へ対応するCoWoSについて2026年の量産開始を説明しています。[5] 技術認定と量産出荷は同じ日付ではないため、発表を読むときにそろえるべきなのは対象技術と段階です。

![2.5DでロジックとHBMを横に置く構造と、3Dでダイを縦に積む構造を比較した断面図](https://www.chinouken.com/images/articles/advanced-packaging-bottleneck/figure-2-5d-3d-structure.png)

*2.5Dは横方向の広い接続を作りやすい一方で面積と反りが難所です。3Dは接続を短くできますが、接合と熱の経路が難所になります。*

## 面積が増えてもHBM数は比例しない

2.5Dパッケージの同じ面の中では、ロジックダイとHBMの外形に加えて、次の用途が場所を分け合います。

- ロジックダイとHBM群
- ダイ間の信号配線
- 電力と接地の配線
- 入出力と基板への接続
- 位置ずれ、切断、封止を吸収する製造余白

HBMの一積層追加は、メモリ本体の面積だけで済まず、ロジック側の接続端、配線、電力、熱の条件まで連動する変更です。ロジックダイが大きくなる世代では、広がった面積の一部を演算側や補強が使います。

「対応面積が広がった」と「同じ数量を作れる」は別の主張です。製品面積が大きくなり、組立時間と検査時間が延びれば、同じ工程から出せる完成品個数は減ります。レチクル倍率だけからHBM搭載数や完成品数を逆算せず、同じ製品世代の構成図と仕様で確認します。

![インターポーザーの面積をロジック、HBM、配線、電力、入出力、製造余白が分け合い、HBM追加で周辺条件も増える図](https://www.chinouken.com/images/articles/advanced-packaging-bottleneck/figure-interposer-area-budget.png)

*HBMを追加すると、メモリ本体だけでなく接続端、配線、電力、熱の条件も増えます。面積の拡大率だけから搭載数は逆算できません。*

## HBMを載せると供給網が一本増える

HBMは複数のDRAMダイを積み、ロジックの近くへ置くメモリです。一つの部品に見えても、DRAMウェハ、積層、接合、ベースダイ、検査、パッケージへの実装という工程を通ります。ロジックウェハが増えても、必要なHBMが同時期に揃わなければ完成品は増えません。

2026年の製品では統合がさらに深まっています。AMDはMI400 SeriesにCoWoS-LとHBM4を採用し、MI455Xを12基のHBM、432GB、23.3TB/sの構成として公表しています。[8] Samsungは2026年2月に商用HBM4の出荷開始、SK hynixは2025年9月にHBM4量産準備完了を発表しました。[9][10]

ただし、同じHBM4という世代名だけでは代替できません。少なくとも次の条件を製品側とそろえる必要があります。

- 積層数と容量
- 入出力速度とベースダイ
- 熱特性と対象パッケージ
- 供給時期と供給能力
- 顧客認定と実際の採用製品

「HBMが増産された」という発表を、目当てのAIアクセラレーターへそのまま足し算することはできません。企業発表では、量産準備、顧客認定、商用出荷、実出荷量を分けて確認します。

## 制約は解消せず次の工程へ移る

完成品の出荷数は、ロジック、HBM、インターポーザー、基板、組み立て、検査、冷却のうち、製品に適合した良品通過量が最も小さい工程で止まります。ある工程の能力を二倍にしても、次に余裕の小さい工程が新しい上限になります。

たとえば、CoWoSの装置を増やしても、対象製品向けの大判基板とHBMが認定前なら出荷は増えません。HBMが揃っても、大型パッケージの反りで歩留まりが下がれば良品は増えません。組み立てが安定しても、最終検査とバーンインに時間がかかれば、在庫は検査前へ積み上がるだけです。

供給の見通しは「不足が解消したか」の一問で終わらせず、次の四問を更新します。

1. 今月の良品出荷を止めている工程はどこか
2. 増設は装置搬入、認定、量産、良品出荷のどこまで進んだか
3. 増設後に最も余裕が小さくなる部品または工程は何か
4. その能力は顧客の製品構成と納期に使えるか

## 全工程の合格が歩留まりを決める

先端パッケージでは、良品のロジックダイ、HBM、インターポーザーやブリッジ、基板を揃え、配置、接合し、最後の検査を通します。高価な部品を組み立てた後に一か所でも不良が見つかれば、部品一式をまとめて失う大きな損失です。

そのため、組み立て前に検査済み良品ダイを選び、工程途中でも接続と電気特性を調べます。歩留まりは、各部品の良品率、微細接合、封止材、基板接続、放熱接合材、最終検査の連鎖で決まる数字です。

全工程が合格して、初めて一個を出荷できます。検査時間、プローブカード、テストソケット、バーンイン設備、不良解析が足りなければ、組み立て能力があっても出荷は詰まります。検査もまた、装置と同じように数えるべき独立した供給能力です。

![ロジックダイ、HBM、インターポーザー、基板が組立・接合・熱処理・最終検査を通り、各段階の合格が揃って初めてAIアクセラレーターパッケージになる工程図](https://www.chinouken.com/images/articles/advanced-packaging-bottleneck/figure-packaging-supply-chain.png)

*供給能力は一つの数字ではありません。部品、実装、熱処理、検査の最も細い工程が完成パッケージの数量を決めます。*

## 熱 電力 反りが作れる形を縛る

ロジックとHBMを狭いパッケージへ集めると、電力を届ける配線と熱を逃がす経路が同じ空間を使います。高温は性能だけでなく、接合部、メモリ、寿命、検査条件へ影響します。3D積層では、下層のダイから熱を外へ出す距離も設計課題です。

大きなインターポーザーや基板は、材料ごとの熱膨張差で反ります。微細な接続ではわずかな変形も接合品質へ響くため、材料、厚さ、封止材、加熱順序を一体で調整します。SK hynixがHBM4の量産説明でMR-MUFを熱放散と反りの制御へ結び付けているのは、その一例です。[10]

製品仕様では演算値と併せて、次の項目を確認します。

- パッケージ消費電力と供給電圧
- 許容温度と冷却方式
- モジュール寸法と基板
- 積層したダイから外部までの熱経路
- 量産時の反りと接合品質

高密度に積めることと、量産で冷やせることは別の条件です。パッケージで処理できない熱は、ラックとデータセンターの冷却制約へ移ります。

## 増産発表を工程ごとの同じ表で読む

先端パッケージの供給能力を一つの面積や月産数で表すと、実際に増える製品を誤解します。新棟の着工、装置搬入、工程認定、量産開始、顧客製品の出荷も別の日付です。

| 発表で使われる言葉 | その時点で分かること | まだ分からないこと |
| --- | --- | --- |
| 技術開発完了 | 工程条件を作れた | 顧客製品で量産できるか |
| 認定予定または認定完了 | 特定条件で評価が進んだ | 良品出荷の量と時期 |
| 量産準備 | 設備や工程を立ち上げた | 顧客向けの実出荷量 |
| 商用出荷 | 製品の出荷を始めた | 継続供給量と採用範囲 |

供給発表は、次の同じ表へ戻して比較します。

| 確認する層 | 具体的な質問 |
| --- | --- |
| 構造 | 2.5Dか3Dか、CoWoSの種類とパッケージ面積は何か |
| 部品 | ロジック、HBM、接続部、基板は同時に揃うか |
| 工程 | 装置搬入、認定、量産、良品出荷のどの段階か |
| 品質 | 組み立て歩留まり、最終検査、製造期間は改善したか |
| 製品 | どの顧客、世代、出荷時期へ使える能力か |

先端パッケージングは、異なるダイを一つのコンピューターへ変える製造工程であり、チップを包む最後の作業にとどまりません。ロジック、HBM、接続部、組み立て、熱、検査を一本の流れで追うと、設計発表と実際の供給の間にある制約が見えます。

## 参照リンク

1. [TSMC: TSMC 3DFabric](https://3dfabric.tsmc.com/english/dedicatedFoundry/technology/3DFabric.htm)
2. [TSMC: CoWoS](https://3dfabric.tsmc.com/english/dedicatedFoundry/technology/cowos.htm)
3. [TSMC: SoIC](https://3dfabric.tsmc.com/english/dedicatedFoundry/technology/SoIC.htm)
4. [TSMC: SoIC in Depth](https://3dfabric.tsmc.com/english/dedicatedFoundry/technology/SoIC_inDepth.htm)
5. [TSMC: 2025 Annual Report](https://investor.tsmc.com/sites/ir/annual-report/2025/2025%20Annual%20Report_E.pdf)
6. [Intel Foundry: Fact Sheet](https://www.intel.com/content/www/us/en/foundry/library/fact-sheet.html)
7. [Intel Foundry: Foveros Direct 3D Technology Brief](https://www.intel.com/content/dam/www/central-libraries/us/en/documents/2025-11/foveros-direct-3d-tech-brief.pdf)
8. [AMD: AMD Instinct MI400 Series GPUs](https://www.amd.com/en/products/accelerators/instinct/mi400.html)
9. [Samsung Electronics: Samsung Ships Industry-First Commercial HBM4](https://news.samsung.com/global/samsung-ships-industry-first-commercial-hbm4-with-ultimate-performance-for-ai-computing)
10. [SK hynix: SK hynix Completes HBM4 Development and Readies Mass Production](https://news.skhynix.com/sk-hynix-completes-worlds-first-hbm4-development-and-readies-mass-production/)

2026年8月20日時点の公式資料を確認しています。仕様は更新される可能性があります。

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© 知能圏 https://www.chinouken.com/articles/advanced-packaging-bottleneck